Stap 6: De verklaring van de Module
input schakelaar [0],
input schakelaar [1],
uitvoer geleid
);
module is een sleutelwoord Verilog. Denk aan het als een type verklaring; in C++ kunnen we een verklaring van de functie van "ongeldig hello_world (< parameters hier >)". Let op de overeenkomsten?
Terwijl Verilog niet elke resultaatwaarde (zoals een "ongeldig" C++-functie), en is echt niet zelfs een functie, de syntaxis vergelijkbaar is en we nog steeds aan module als een type-verklaring, en "hello_world" als de naam denken kunnen (namen in Verilog mag geen spaties bevatten). Goede Verilog code is "modulair", en bespreken we wat dat betekent later (verder tutorials zal binnenkort beschikbaar zijn op mijn persoonlijke website en eventueel Instructables).
Zijn wat we als onze parameterlijst kan gelijk tussen de haakjes van de verklaring. Dat wil zeggen de module heeft een ingang genoemd schakelaar [0], een andere input schakelaar [1] genoemd, en een uitgang genaamd geleid. input en output zijn in wezen variabele types. Er zijn een paar eigenaardigheden aan declaraties van de module die we in de volgende module kijken zullen.
Ziet u hoe wij konden verminderen onze input en output van de verklaringen van de verklaringen van de drie op twee?
Tip: U kunt matrices (bussen genoemd) maken in Verilog!
Nadat alle inputs en outputs zijn verklaard, wordt de parameterlijst afgesloten met een bijpassende haakje en een puntkomma. De puntkomma, net als in C++ markeert het "einde" van een verklaring. Een gemak van Verilog is kunnend opgesplitst grote verklaringen zoals lange logica verklaringen in meerdere regels voor een betere leesbaarheid, zolang u niet de puntkomma vergeet.
De foto toont de typische kleurcodering van de verklaring van een module.