Stap 5: Ontwerp een binaire Decoder
In deze sectie zullen we ontwerpen een binaire decoder van 3:8. Schakelaars
0 tot 2 worden gebruikt als de ingangen voor 3:8-decoder en 8 ingebouwde LEDs worden gebruikt om aan te geven van de output van de decoder.
Maak een project in Xilinx ISE gericht op de FPGA-board die u, zoals in de vorige projecten gebruikt.
Maak een Verilog module genaamd decoder_3_8 met ingangen ik en output Y als volgt:
(decoder_3_8) 1 module
2 [2:0] I, input
3 [7:0] Y-uitgang
4);
De meest efficiënte manier om te beschrijven van het gedrag van een decoder is het gebruik van een case-statement in een altijd blokkeren.
1 reg [7:0] Y;
2
3 altijd @ (I)
4 beginnen
5 geval (I)
6 3' d0:
7 Y = 8' d1;
8 3' d1:
9 Y = 8' d2;
10 3' d2:
11 Y = 8' d4;
12 3' d3:
13 Y = 8' d8;
14 3' d4:
15 Y = 8' d16;
16 3' d5:
17 Y = 8' d32;
18 3' d6:
19 Y = 8' d64;
20 3' d7:
21 Y = 8' d128;
22 standaard:
23 Y = 8' d0;
24 endcase
25 einde
Maak een XDC bestand en kaart:
-I [2:0] bij SW2, SW1, SW0
-Y [7:0] op LED 7-0