In dit project, zal u een 4-tegen-1 mux en een decoder met een signaal inschakelen als een "de-mux" om een eenvoudige seriële data zender ontwerpen. Mux zowel de-mux zal worden uitgevoerd in twee Verilog bestanden voor toekomstige hergebruik. Een ander Verilog-bestand worden gebruikt voor het afronden van de mux en de-mux te vormen van een communicatiesysteem. Deze hiërarchische Ontwerpmethodologie zal helpen beheren van complexiteit van het ontwerp, het bevorderen van hergebruik van ontwerpen en parallelle ontwikkeling.
Wat je nodig hebt:
-Hebben de Xilinx® Vivado WebPACK™ geïnstalleerd.
-Heb je FPGA-board ingesteld.
-Weten hoe te schrijven gedrags Verilog HDL code en XDC bestanden.
Terwijl alle de basistheorie zal hier niet behandeld worden, kunnen deze links u voorzien de relevante achtergrond die u moet:
