Stap 2: ADC Buffer / activeren
Dit gedeelte van het ontwerp is verantwoordelijk voor de bemonstering van het ingangssignaal, triggering op een golfvorm evenement en het beschikbaar stellen van de gegevens aan de PS Als alles klaar is.
-processing_system7_0: Zynq PS
-rst_processing_system7_0_100M: onderdeel van AXI communicatie (toegevoegd in verbinding automatisering)
-processing_system7_0_ai_periph: onderdeel van AXI communicatie (toegevoegd in verbinding automatisering)
-xadc_wiz_0: XADC uitvoering. Geconfigureerd in DRP, één kanaal modus, met maximale conversiepercentage (werkelijke van 961KSPS). VAUX14 is geconfigureerd in de bipolaire modus.
-gpio_trigger_settings: GPIO IP gebruikt om subsampling en leiden tot drempel. Subsampling verwijst naar kiezen hoe vaak te aanvaarden van een invoerwaarde van de ADC. Als de basis van de tijd van het toepassingsgebied is uitgezoomd tot een lange periode van tijd, zullen de buffer te klein om op te vullen (bijvoorbeeld) 1 seconde voor data op 1MSPS genomen. Trigger drempel het spanningsniveau waartegen de trigger aan plaatsvindt.
-gpio_trigger_control: GPIO IP. Kanaal 1 is output, kundig voor reset trigger blok (als PS klaar voor een nieuwe buffer van gegevens is) en stellen de waarde van het adres van het geheugen te worden gelezen. Kanaal 2 is een input, waardoor lezen van de uitvoergegevens van de buffer van gegevens, het laatste adres geschreven, en als de trigger-buffer is gevuld tot nog.
-drp_int_0: My IP voor het interpreteren van de DRP-output van de XADC.
-trigger_0: mijn IP voor de implementatie van de werking van de trigger
-blk_mem_gen_0: IP voor bedrijf afgelopen bemonsterd waarden.
SystemVerilog bestanden voor alle mijn IPs voor deze sectie zijn opgenomen.
