Stap 3: Het toevoegen van aangepaste Verilog Modules
Wij zullen het toevoegen een VHDL douanemodules. De module moet worden toegevoegd, zullen de I2S controller die is gegenereerd met behulp van de module axi_i2s_adi_v1_0 pre productie. Deze module bevat de bestanden i2s controller die werd gebruikt voor het genereren van bclk en lrclk. De bestanden voor deze IP worden geleverd in de hoofdmap. De I2S communicatieprotocol vereist een bclk langzamer dan mclk(master clk) te zijn. De basis klok idealiter moet mclk/4 en de mclk moet 12.288 MHz. We willen proeven van onze audio op 48 MHz zodat deze instellingen van de audio codec specificatieblad worden gehaald. Het signaal van de lrclk moet worden op bclk/64, omdat voor het linker kanaal we 32 bits proeven en vervolgens voor het rechterkanaal we 32 bits proeven. De klokken worden in principe gegenereerd zodra is gedetecteerd. Zoals we altijd zijn bemonstering zal de klok voortdurend worden gegenereerd. Alle informatie van de codec kan worden geraadpleegd op http://www.analog.com/en/products/audio-video/audi... .
De instelling voor deze I2S controller bestand zal worden verstrekt in de latere stappen.