In dit project gaan we onderzoeken de vertragingbij combinatorische circuits. We gaan om te vertellen van de simulator van de vertraging van elke poort in Verilog en simuleren van de circuits om te zien hoe de vertraging kan invloed hebben op het gedrag van een combinatorische circuit.
Voordat u begint, dient u:
-Hebben de Xilinx® Vivado WebPACK™ geïnstalleerd.
-Heb je FPGA-board ingesteld.
-Be staat voor het afleiden van een vergelijking van de logica van een waarheidstabel.
-Be kunnen beschrijven logische functies met behulp van Verilog HDL en voeren hen in FPGA.
-Be kunnen schrijven proefbank en gebruik de Xilinx® Vivado Simulator.
Terwijl alle de basistheorie zal hier niet behandeld worden, kunnen deze links u voorzien de relevante achtergrond die u moet:
