Stap 2: Stap 2: Maak een nieuw project
U kunt Volg de krijgen gestarte gids om een nieuw project maken. Echter, ik nog steeds doorloopt die heel kort.
Eerst, open Vivado Webpack. Thenclick 'Maak nieuw Project'
Klik op "Next". Naam de het project en kies de projectlocatie. Ik geef het project als 3_bit_counter en zet die onder mijn C toer
Klik op "Next" en kies het project. We kiezen een RTL-project. RTL heet register overdracht niveau.
Klik op "Next" en vervolgens toe te voegen bronnen. Als we niet over een vooraf gebouwde module, dus we gewoon Klik op "+" en maken van bestand
Kies bestandstype Verilog en naam als "clkdivider". We moeten drie modules – klok divider, teller en bovenste moudle. De teller en de bovenste module zal later worden gemaakt.
Klik op "OK" en je ziet dat een "clkdivider" bestand is gemaakt
Klik op "Next" als we niet alle IP in het project
Klik op "+" om toe te voegen van beperkingen in het project. U kunt het Basys 3 master xdc bestand van Digilentdownloaden. Klik op "Bestand toevoegen" en dan vinden waar u het master xdc-bestand opslaat. In dit geval, ik heb opgeslagen in het bestand onder het 3_bit_counter-project
Kies het juiste apparaat. Het Xilinx FPGA-apparaat op Basys 3 is Artix 7 a35T. Het pakket is cpg236. De tijdelijke rang is C en snelheid rang is -1. U kunt het filter gebruiken om te achterhalen van het juiste apparaat.
Klik op "Volgende" om te controleren alles in de projectsamenvatting. Als het klopt, klik op "Finish". Vervolgens wordt het nieuwe project gemaakt