Stap 3: Verilog code voor hele Sorter
Hier wordt gepresenteerd, is de simulatie van de gehele Sorteer machine ter uitvoering van het algoritme. Het kan worden gezien dat de RTL schematische voorstellingen de Comparateur fasen gevolgd door de rangschikking calculators gevolgd door de MUX selecteren de rang moet worden weergegeven. De belangrijkste module, op elke hoge niveau van de input van de klok, neemt in 8 ingangen en slaat ze in het geheugen. Vervolgens is de rang van elk gegevenselement berekend en gevoed terug naar de rangschikking velden in het geheugen gebruikt. Het hulpprogramma voor het simuleren van de gedragsmatige model van het circuit was Isim gebundeld met Xilinx ISE 13.2.