Basic voor verilog

HDl ontwerp:

Hier ik ga uitleggen over fundamentele fundamentele van programe schriftelijk verilog hier ik blijkt of operatie gedaan door mij met ontwerp ook als test bench. Probeer dit op online programing websites.

Design: formaat voor begrip

module binengrenzen (q, x, y); module portname (uitgang, ingang);

uitvoer q; .. uitgang...

ingang x, y; input...

of (q, x, y); poort operation(output,input)

endmodule Voltooien module}

Testbetch:

module testnpu; Schrijven van test met portname

draad q; Overwegen draad als input van ontwerp

reg x, y; Overweeg registreren als output van ontwerp

binengrenzen u1(.x(x),.y(y),.q(q)); waarde definiëren

eerste beginnen (dit voor gelezen waarde als binaire schrijf)

$monitor ("%t %b %b %b", $time, x, y, q);
einde

eerste beginnen (schrijven input die ik in de waarheidstabel leren)

#5 x = 0; y = 0;

#10 x = 0; y = 1;

#15 x = 1, y = 0;

#20 x = 1, y = 1;

einde

endmodule

output: deze uitgang krijgen van edaplayground.com

0 x x x
5 0 0 0

15 0 1 1

30 1 0 1

50 1 1 1

V C S S ik m u l een t ik o n R e p o r t